益子耕一郎 博士(工学) (大阪大学)

益子耕一郎
博士(工学) (大阪大学)

Koichiro Mashiko

教授
電子システム工学科, ESE.
Email: koichiro.mashiko@gmail.com
Tel: 011 1449 2596

研究分野・研究キーワード

  • 集積回路工学
  • 組込みシステム
  • 半導体メモリ
  • 低消費電力回路技術
  • 半導体工学
  • SOI

外部資金等

  • 第五世代計算機プロジェクト (1988-1990) (ICOT:Institute for new generation computer technology) サブテーマ: PSIPersonal Sequential InferenceMachine
  • ドリームチッププロジェクト(2010-2011) (ASET:Association of Super-Advanced Electronics Technology)、サブテーマ: Ultra-wide Bus SiP 3D Integration Technology

職歴

  • 2009年~2015 ㈱エイアールテック 神戸デザインセンター長
  • 2008年~2009 ㈱ルネサステクノロジ 事業戦略担当部長
  • 2003年~2005年 東京大学 客員教授
  • 2002年~2008年 ㈱半導体理工学研究センター 上級研究員
  • 1993年~2002 三菱電機㈱ システムLSI研究所 グループマネージャ
  • 1990年~1993 Mitsubishi Electric Research Laboratories, Cambridge, U.S.A、主幹研究員
  • 1977年~1990年 三菱電機㈱LSI開発センター 研究員

学会活動等

  • 1996招待講演: How to Design Low-Power Digital Cellular Phones” International Symp. on Low Power Electronics and Devices
  • 2005 招待講演:: “Challenge and opportunity in analog and RF electronics,” ASICON 2005. 6th Int. Conf. on ASICs
  • 1987 パネリスト @ ISSCC1987 Evening Discussion DRAM Cell Structures and Technologies, Feb-87.
  • 1998 パネリスト @ ISSCC1998 Evening Discussion“Deep Sub 1V, SOI or Bulk CMOS?”, Feb-98.
  • 2004 パネル・オーガナイザ @ IEEE AP-ASIC Academia/industry
    collaboration in SOC design education: Wishes and reality.
    , June-04.
  • 1994-1998 Program Committee @ IEEE VLSI Circuit Symposium
  • 1999-2002 Technical Committee @ IEEE CICC
  • 2003-2005 Topic Chairman and Program Committee @ IEEE ASP-DAC
  • 2002-2009 Program Committee @ IEEE VLSI-DAT(Taiwan)
  • 2006-2009 Program Committee @ IEEE A-SSCC

受賞

  • Distinguished-Services Prize, Tokai Chemical Industry Association, Japan (2006)
  • Special Technical Prize, International Technology Exchange Society (2003)
  • IBA-ITE Research Award, International Battery Materials Association & International Technology Exchange Society, (2001)
  • Electric vehicle excellent research prize, Society of Electric Vehicle, Japan  (2000)
  • Scientific Award of Tokai Chemical Industry Association, Japan (1985)
  • Sano-Award, Electrochemical Society of Japan,(1980)

主な論文等

論文

  • K. Mashiko, T. Kobayashi, H. Miyamoto, K. Arimoto, Y. Morooka, M. Hatanaka, M. Yamada and T. Nakano, “A 70ns 256K DRAM with Bit-Line Shield,” IEEE Journal of Solid-State Circuits, Vol.SC-19, No.5, pp.591-596, Oct-84.
  • K. Mashiko, M. Ngamoto, K. Arimoto, Y. Matsuda, K. Furutani, T. Matsukawa, T. Yoshihara and T. Nakano, “A 4-Mbit DRAM with Folded-Bitline Adaptive Sidewall-Isolated Capacitor (FASIC) Cell,” IEEE Journal of Solid-State Circuits, Vol.SC-22, No.5, pp.643-650, Oct-87.
  • H. Suzuki, H. Makino and K. Mashiko, “A Floating-Point Divider Using Redundant Binary Circuits and an Asynchronous Clock Scheme,” IEICE Trans. Electron, Vol. E82-C, No. 1, PP. 105-110, Jan-99.
  • K. Ueda, K. Nii, Y. Wada, S. Maeda, T. Iwamatsu, Y. Yamaguchi, T. Ipposhi, S. Maegawa, K. Mashiko and Y. Horiba, “ A CAD-Compatible SOI-CMOS Gate Array Using 0.35 μm Partially Depleted Transistors,” IEICE Trans. Electron, Vol. E83-C, No. 2, PP. 205-211, Feb-00.
  • T. Nakura, K. Ueda, K. Kubo, Y. Matsuda, K. Mashiko and T.
    Yoshihara, “A 3.6-Gb/s 340-mW 16:1 Pipe-Lined Multiplexer using 0.18 μm SOI-CMOS Technology,” IEEE Journal of Solid-State Circuits, Vol. 35, NO. 5, PP. 751-756, May-00.
  • K. Mashiko,
    K. Ueda, T. Yoshimura, T. Hirota, Y. Wada, J. Takasoh and K. Kubo, “Ultra Low Power Operation of Partially-Depleted SOI/CMOS Integrated Circuits,” IEICE Trans. Electron, Vol. E-83-C, No. 11, PP. 1697-1704, Nov-00.
  • S. Maeda, Y. Wada, K. Yamamoto, H. Komurasaki, T. Matsumoto, Y. Hirano, T. Iwamatsu, Y. Yamaguchi, T. Ipposhi, K. Ueda, K. Mashiko, S. Maegawa and M. Inuishi, “Feasibility of 0.18 μm SOI CMOS Technology Using Hybrid Trenh Isolation with High Resistivity Substrate for Embedded RF/Analog Applications,” IEEE Transactions on Electron Devices, Vol.48, No.9, pp.2065-2073, Sep-01.
  • H. SAN, A. HAYAKAWA, Y. JINGU, H. WADA, H. HAGIWARA, K. KOBAYASHI, H. KOBAYASHI, T. MATSUURA, K. YAHAGI, J. KUDOH, H. NAKANE, M. HOTTA, T. TSUKADA, K. MASHIKO, and A. WADA, “Complex Bandpass ΔΣAD Modulator Architecture without I, Q-Path Crossing Layout,” IEICE Trans Fundamentals, Vol. E89-A, No.4, PP. 908-915, Apr-06.
  • M. Uemori, H. Kobayashi, T. Ichikawa, A. Wada, K. Mashiko,
    T. Tsukada and M. Hotta, “High-Speed Continuous-Time Subsampling Bandpass ΔΣ AD Modulator Architecture Employing Radio Frequency DAC,” IEICE Trans Fundamentals, Vol. E89-A, No.4, PP. 916-923, Apr-06.
  • Hao San, Yoshitaka Jingu, Hiroki Wada, Hiroyuki Hagiwara, Akira Hayakawa, Haruo Kobayashi, Tatsuji Matsuura, Kouichi Yahagi, Junya Kudoh, Hideo Nakane, Masao Hotta, Toshiro Tsukada, Koichiro Mashiko, Atsushi Wada, “A Second-Order Multibit Complex Bandpass DeltaSigmaAD Modulator with I, Q Dynamic Matching and DWA Algorithm,” IEICE Trans. Fundamentals, Vol.E90-C, No.6, PP. 1181-1188, Jun.-07.

著書

  • ニューロコンピュータ工学 共著 工業調査会 1992
  • システムLSI アプリケーションと技術 共編著 サイエンスフォーラム 2000  
  • デジタルシステム工学:基礎編 共訳著 丸善 2003 原著:Digital Systems engineering;  William J. Dally & John W. Poulton
  • デジタルシステム工学:応用編 共訳著 丸善 2003 原著:Digital Systems engineering;  William J. Dally & John W. Poulton 

特許

  • 4,520,466 Dynamic random access memory 1985
  • 4,641,281 Dynamic random access memory with hidden refresh control 1987
  • 4,689,770 Semiconductor memory device 1987
  • 4,710,789 Semiconductor memory device 1987
  • 4,734,889 Semiconductor memory 1988